近日，新思科技宣布推出其用于人工智能、內(nèi)存擴展和高端云計算芯片的完整DesignWare® Compute Express Link (CXL) IP核解決方案，其中包含控制器、PHY和驗證IP核。CXL協(xié)議支持芯片與通用加速器、內(nèi)存擴展器和智能I/O設(shè)備之間的低延遲數(shù)據(jù)通信，這些設(shè)備需要用于數(shù)據(jù)密集型工作負載的高性能異構(gòu)計算。新思科技Designware CXL IP核解決方案符合CXL 1.1規(guī)范，并支持所有三種CXL協(xié)議（cxl.io、cxl.cache、cxl.mem）和設(shè)備類型，滿足特定應用要求。CXL IP是核在新思科技用于PCI Express 5.0的DesignWare IP核基礎(chǔ)上構(gòu)建而成，已被所有關(guān)鍵市場細分領(lǐng)域的十幾家領(lǐng)先半導體公司所采用，并已證明與生態(tài)系統(tǒng)中的一系列產(chǎn)品具有良好的互操作性。

新思科技Designware CXL控制器可幫助設(shè)計師實現(xiàn)1GHz的時序收斂，并提供一個強大的512位架構(gòu)，支持X16鏈路以獲得最大的CXL帶寬。此外，CXL控制器還提供可靠性、可用性和可維護性(RAS)功能，有助于維護數(shù)據(jù)可靠性，同時可成功調(diào)試和解決鏈接問題。32 GT/s PHY允許具有挑戰(zhàn)性的長距離應用在功率、電壓和溫度(PVT)變化范圍內(nèi)出現(xiàn)超過36分貝(dB)的信道損耗。符合CXL標準的VC驗證IP核使用內(nèi)置序列、檢查，以及所有鏈路配置（最多16個信道和32 GT/s數(shù)據(jù)速率）的覆蓋，來驗證i/o、內(nèi)存訪問和一致性協(xié)議功能。符合CXL標準的SystemVerilog測試套件可加快驗證收斂，并作為源代碼提供。  

（美通社,2019年9月18日加州山景城）